Selon les exigences de placement des broches dans Intel Agilex® 7 FPGA guide de l’utilisateur des E/S à usage général et du SERDES LVDS, chaque groupe DQ x4 partage le même OE, réinitialise et les mêmes signaux d’activation d’horloge. Par conséquent, vous ne pouvez pas scinder les signaux d’activation DE, de réinitialisation ou d’horloge au sein d’un groupe DQ x4. Compte tenu de la contrainte, voici quelques considérations lors du placement des broches I2C.
1. FPGA est utilisé comme un maître I2C, nécessitant le mode multi-maître :
(i) Une implémentation typique de l’I2C utilise OE sur les versions SCL et SDA, comme indiqué ci-dessous. En conséquence, vous ne pouvez pas placer SCL et SDA dans le même groupe dQ x4.
assigner i2c_serial_scl_in = arduino_adc_scl ;
assigner arduino_adc_scl = i2c_serial_scl_oe ? 1'b0 : 1'bz ;
attribuer i2c_serial_sda_in = arduino_adc_sda ;
attribuer arduino_adc_sda = i2c_serial_sda_oe ? 1'b0 : 1'bz ;
(ii) Une autre manière d’utiliser les Intel FPGA IP GPIO. Vous pouvez activer le drain ouvert pour SCL et SDA, connecter les deux ports OE pour SCL et SDA à 1 (élevé) et connecter les signaux inverses des signaux de contrôle OE d’origine. De cette façon, vous pouvez contourner la contrainte. Voici un exemple :
gpioip_scl gpioip (
.dout (i2c_serial_scl_in),
.din (~i2c_serial_scl_oe),
.oe (1'b1),
.pad_io (arduino_adc_scl)
);
gpioip_sda gpioip (
.dout (i2c_serial_sda_in),
.din (~i2c_serial_sda_oe),
.oe (1'b1),
.pad_io (arduino_adc_sda)
);
2. FPGA est utilisé en tant que maître I2C mode unique :
SCL est une broche de sortie sans OEM. L’ALS est une broche bidirectionnelle avec OE.
3. FPGA est utilisé comme esclave I2C :
SCL est une broche d’entrée sans OE. L’ALS est une broche bidirectionnelle avec OE.
En 2 et 3 ci-dessus, parce que SCL n’a pas d’OE,
- Un SCL et un SDA peuvent être attribués dans le même groupe DQ x4
- Plusieurs SCL et un SDA peuvent être attribués dans le même groupe DQ x4
- Un accord de confidentialité multiple ne peut pas être attribué dans le même groupe DQ x4
- Lorsque plusieurs SDA sont attribués dans le même groupe DQ x4, l’utilisation de GPIO Intel FPGA IP comme indiqué ci-dessus est également une solution de contournement.