ID de l'article: 000086541 Type de contenu: Dépannage Dernière révision: 18/12/2018

Pourquoi vois-je un débit de mémoire déséquilibrable entre les 2 cœurs du processeur dans Cyclone® SoC V, Arria® SoC V et Arria® FPGAs 10 SoC ? »

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP pour système de processeur dur Arria® V Cyclone® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le débit d’accès de la mémoire entre le cœur 0 et le cœur 1 devient déséquilibdé dans les conditions suivantes :

    • CPU0 et CPU1 accèdent au sous-système de mémoire en même temps
    • Le débit de mémoire agrégé demandé par les deux cœurs dépasse la capacité du sous-système de mémoire
    • Le port ACP (Acceleration Coherency Port) n’est pas utilisé ou est utilisé avec un trafic à faible bande passante

    L’unité de contrôle de l’unité de contrôle de l’UC du sous-système CPU gère les demandes de ses trois maîtres , CPU0, CPU1 et ACP, en se basant sur un algorithme de robin tour. Cela garantit une distribution équitable de la bande passante mémoire disponible.

    Cependant, lorsque toutes les conditions ci-dessus se produisent, l’équité de l’arbitrage maître SCU est réduite, car les actions d’arbitrage ACP non utilisées sont réaffectées au CPU0, ce qui fait que le CPU0 reçoit jusqu’à deux fois la bande passante mémoire de CPU1.

    Résolution

    Si un débit de mémoire équilibré entre le cœur 0 et le cœur 1 est nécessaire, l’application fonctionnant sur le cœur 0 doit être conçue pour l’empêcher d’utiliser plus de 50 % de la bande passante mémoire disponible.

    Ces informations seront incluses dans la prochaine version des manuels de référence techniques Cyclone® V SoC, Arria® V SoC et Intel® Arria® 10 SoC FPGA.

    Produits associés

    Cet article concerne 7 produits

    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Intel® Arria® 10 GT
    FPGA SoC Cyclone® V SX
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Intel® Arria® 10 GX

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