Une solution commune à la simplification du décodage des adresses consiste à brancher des périphériques au maître des données d’un processeur Nios II derrière un Avalon Pipeline Bridge, et parfois cela peut inclure une certaine IP de mémoire, comme une RAM sur puce. Cependant, si la mémoire doit contenir Nios II code du programme, elle doit être connectée, de la même méthode, au maître d’instruction Nios II qu’au maître de données. En d’autres termes, une mémoire ne doit pas être directement connectée à un maître d’instruction Nios II et également connectée au maître de données par un pont de pipeline ; elle doit être directement connectée aux données et aux maîtres d’instructions. Il est probable que les conceptions dans lesquelles les mémoires ne sont pas connectées de manière similaire aux deux maîtres auront des difficultés pendant le débogage ; et de telles conceptions qui disposent également d’interfaces de mémoire Flash entraîneront l’échec du programme du programmateur Nios II Flash.
Les mémoires contenant Nios II code du Programme doivent être connectées directement aux données et aux maîtres d’instructions.