ID de l'article: 000086385 Type de contenu: Dépannage Dernière révision: 19/08/2021

Pourquoi puis-je voir des problèmes de coherence de cache entre les HPS et les FPGA sur les conceptions HPS utilisant des interfaces ACE-Lite dans Intel Quartus version 20.4 et antérieure de Prime Pro ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 20.4 du logiciel Intel© Quartus© Prime Pro, les valeurs de signal AXI incorrectes peuvent être indiquées sur les transactions entre
Arm® CSM® les gestionnaires AXI ACE-Lite utilisant le protocole ARM AXI ACE-Lite pour se connecter à d’autres logiques de Platform Designer, telles que les HPS FPGA aux ponts SOC ou aux agents Avalon®.   Cela peut être considéré au moment de l’exécution comme des erreurs de coherency de cache.

Résolution

Le correctif 0.28 de la version 20.4 du logiciel Intel® Quartus® Prime Pro est disponible pour résoudre ce problème.   Téléchargez et installez le correctif à partir du
lien pertinent ci-dessous, et ré-compilez votre conception.

quartus-20.4-0.28-linux.run

quartus-20.4-0.28-windows.exe

quartus-20.4-0.28-readme.txt

Ce problème est résolu dans la version 21.1 du logiciel Intel© Quartus© Prime Pro.

Produits associés

Cet article concerne 3 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Arria® 10
FPGA et FPGA SoC Intel® Agilex™ 7

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