ID de l'article: 000086350 Type de contenu: Messages d'erreur Dernière révision: 12/01/2018

Erreur interne : sous-système : CCLK, fichier : /quartus/cplph/cclk/cclk_gen7_router_callbacks.cpp, ligne : 349

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 17.1 de la version 17.1 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, il est possible que vous voyiez cette erreur interne lors du placement d’une conception Intel® Stratix® 10 FPGA contenant plusieurs domaines d’horloge.

L’erreur interne peut se produire lorsqu’une conception contient plusieurs domaines d’horloge asynchrones qui n’ont pas été déclarés asynchrones dans les fichiers des contraintes de conception Synopsys (.sdc).
 

Résolution

Pour contourner ce problème, veillez à ce que tous les domaines d’horloge asynchrones soient déclarés asynchrones à l’aide de la commande set_clock_groups .

Par exemple :
set_clock_groups -asynchronous -group [get_clocks ] -group [get_clocks ]

 

Ce problème devrait être résolu dans une version ultérieure du logiciel Intel Quartus Prime Pro Edition.

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