ID de l'article: 000086348 Type de contenu: Messages d'erreur Dernière révision: 25/09/2018

AVERTISSEMENT : **.vcd(**) : Déclaration $scope/$upscope déséquilibrée ou manquante

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour analyseur logique Signal Tap
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans l’analyseur logique Signal Tap version 17.1, vous pouvez voir cet avertissement lorsque vous convertissez le fichier VCD (Value Change Dump) en fichier WLF (Wave Log Format).

La conversion sera réussie mais le bus fourni dans le fichier WLF n’affiche pas la valeur correcte. Vous pouvez uniquement afficher le bus comme en bits individuels.

Résolution

Vous pouvez uniquement afficher le bus comme en bits individuels dans le fichier WLF.

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.