ID de l'article: 000086334 Type de contenu: Dépannage Dernière révision: 30/06/2017

Pourquoi mon registre de sortie Stratix IV scfifo et dcfifo obtient-il un peu de puissance pendant le traitement du sclr pendant la simulation fonctionnelle ?

Environnement

    Intel® Quartus® Prime Standard Edition
    FPGA Intel® IP FIFO
    Simulation, débogage et vérification
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans le modèle de simulation Stratix® IV scfifo et dcfifo, le registre de sortie sera de manière incorrectement flétré pendant le questre d’entrée du sclr.


Résolution

Dans la simulation matérielle et au niveau des portes, le registre de sortie conservera sa valeur précédente.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus Prime Standard Edition.

Produits associés

Cet article concerne 1 produits

FPGA Stratix® IV

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.