La version 11.0 du contrôleur basé sur DDR2 SDRAM et DDR3 SDRAM UniPHY avec l’interface de contrôle et d’état (CSR) activée fait que le bus Avalon verrouille les simulations Modelsim. Après une transaction en lecture ou en écriture Avalon, le signal WAITREQUEST s’affirme élevé et reste revendiqué indéfiniment, ne permettant pas d’autres transactions en lecture ou en écriture sur le bus Avalon.
Le problème se trouve dans le fichier alt_mem_ddrx_csr.v. Il existe des décalages de largeur de bus dans le fichier qui mène à des bits non connectés à certains ports de configuration.
La solution de contournement consiste à télécharger la version jointe du fichier alt_mem_ddrx_csr.v et à remplacer les quatre instances dans les répertoires suivants :
nom du cœur/
_sim nomdu cœur/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/simulation/nom decœur_example_sim/sous-modules
nom de cœur_example_design/example_project/corename_exemple/sous-modules
Ce problème sera résolu dans une version ultérieure du logiciel Quartus® II.
Téléchargez le fichier Verilog à partir du lien ci-dessous :
La solution de contournement consiste à télécharger la version jointe du fichier alt_mem_ddrx_csr.v et à remplacer les quatre instances dans les répertoires suivants :
nom du cœur/
_sim nomdu cœur/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/simulation/nom decœur_example_sim/sous-modules
exemple/sous-modèles de nom de cœur_example_design/example_project/corename_
Ce problème sera résolu dans une version ultérieure du logiciel Quartus® II.
Téléchargez le fichier Verilog à partir du lien ci-dessous :
alt_mem_ddrx_csr.v (Verilog)