ID de l'article: 000086299 Type de contenu: Dépannage Dernière révision: 09/09/2012

La synthèse de Quartus II prend-elle en charge les contrôles d’événement dans Verilog HDL ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Non, la synthèse intégrée Quartus® II ne prend pas en charge les contrôles d’événements dans verilog HDL. Par exemple, le code ci-dessous synthétise un seul registre, bien que la synthèse de Quartus II ne génère pas d’erreur :

    module lab0_uart(
        input clk_i,
        input rx_i,
        output reg tx_o
        );

    always @(posedge clk_i) begin
        tx_o <= repeat(2000) @(posedge clk_i) rx_i;
        end
    endmodule

    Résolution

    Pour éviter ce comportement, n’utilisez pas de contrôles d’événements dans Verilog HDL.

    Une erreur indiquant que cette syntaxe n’est pas prise en charge est programmée pour être ajoutée à une prochaine version du logiciel Quartus II.

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