ID de l'article: 000086288 Type de contenu: Dépannage Dernière révision: 11/08/2017

Pourquoi ma compilation d’importation OpenCL 17.0 BSP montre-t-elle de fausses défaillances dans le timing ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA SDK pour OpenCL™ Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans le SDK Intel® FPGA pour OpenCL™ flux BSP 17.0, certaines horloges peuvent indiquer des échecs de synchronisation dans le BSP lors d’un calcul à l’importation même si l’ensemencement de base a rencontré le timing. Il s’agit d’une fausse défaillance et s’affiche comme certaines des contraintes de la compilation de base sont ignorées en raison de l’ordre dans lequel les contraintes SDC sont appliquées pendant la compilation de l’importation.

    Résolution

    Les utilisateurs devront commenter ou supprimer les lignes suivantes dans leur fichier top.qsf :

    Nb. de révision de base compilant les contraintes SDC uniquement

    set_global_assignment nom SDC_FILE base.sdc

    set_global_assignment - disable - nom SDC_FILE top.sdc

    set_global_assignment - disable - nom SDC_FILE top_post.sdc

     

    Il sera nécessaire de réaliser un autre compilateur d’importation après avoir modifié le fichier QSF

    aoc - carte.cl

    Ce problème devrait être résolu dans une prochaine version du SDK Intel® FPGA pour OpenCL™.

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    FPGA et FPGA SoC Intel® Arria® 10

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