ID de l'article: 000086269 Type de contenu: Dépannage Dernière révision: 24/08/2017

Pourquoi a10_ref compilation BSP montrent-elles plusieurs chemins non entraînés ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA SDK pour OpenCL™ Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans le SDK Intel® FPGA pour OpenCL™ flux BSP 17.0, vous pouvez voir plusieurs chemins ou des horloges restent non contraintes.

    Résolution

    Les utilisateurs devront commenter ou supprimer les lignes suivantes dans leur fichier top.qsf :

    Nb. de révision de base compilant les contraintes SDC uniquement

    set_global_assignment nom SDC_FILE base.sdc

    set_global_assignment - disable - nom SDC_FILE top.sdc

    set_global_assignment - disable - nom SDC_FILE top_post.sdc

     

    Il sera nécessaire de réaliser un autre compilateur d’importation après avoir modifié le fichier QSF

    aoc - carte.cl

    Ce problème devrait être résolu dans une prochaine version du SDK Intel® FPGA pour OpenCL™.

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    Cet article concerne 1 produits

    FPGA Intel® Arria® 10 GX

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