ID de l'article: 000086217 Type de contenu: Dépannage Dernière révision: 16/11/2011

L’assistant de conception Quartus II signale des avertissements critiques

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Lorsque l’horloge rx_protocol_clk est utilisée, le Quartus L’Assistant de conception II signale l’erreur suivante :

“Critical Warning: (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains.”

Cette horloge n’est pas limitée dans le fichier SDC.

Résolution

Ajoutez les contraintes suivantes dans le fichier SDC :

set rx_protocol_clk_name "rx_protocol_clk[1]" create_clock -name -period 13.468 -waveform {0.000 6.734} [get_ports ]

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.