ID de l'article: 000086193 Type de contenu: Dépannage Dernière révision: 15/04/2015

Où sont les horloges de mon Arria 10 Ip dur pour PCI Express dans les versions 15.0 et ultérieures de Quartus II ?

Environnement

    Horloge
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Arria® 10 conceptions nécessitent une application rigoureuse des directives de l’émetteur-récepteur. C’est pourquoi derive_pll_clocks a été supprimé de l’unité générée altpcied_a10.sdc.  Ce fichier contient précédemment les lignes suivantes :

# derive_pll_clock est utilisé pour calculer toute l’horloge dérivée de PCIe refclk
# les derive_pll_clocks et en tirer clock_uncertainty ne doivent
# être appliqué une fois sur l’ensemble des fichiers SDC utilisés dans un projet

derive_pll_clocks - create_base_clocks
derive_clock_uncertainty

Résolution

Les lignes ci-dessus doivent maintenant être incluses dans la SDC de haut niveau créée par votre utilisateur. Veillez à inclure ces deux lignes.

derive_pll_clocks - create_base_clocks
derive_clock_uncertainty

Produits associés

Cet article concerne 4 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA SoC Intel® Arria® 10 GX
FPGA Intel® Arria® 10 GX
FPGA Intel® Arria® 10 GT

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.