Descriptif
L’analyse de synchronisation des interfaces Ethernet HPS à l’aide de la FPGA est désactivée par défaut. Il peut être activé sur Cyclone® SoC V et Arria® SoC V en suivant les étapes ci-dessous.
Résolution
Pour permettre l’analyse du timing dans le logiciel Quartus® Prime Standard edition pour interfaces Ethernet HPS via le FPGA ajouter la cession globale suivante dans le fichier de paramètres Quartus (.qsf) pour votre projet
set_global_assignment- nom ENABLE_HPS_INTERNAL_TIMING activé
Notes:
- Les utilisateurs doivent s’assurer que les interfaces externes des FPGA sont limitées
- Pour plus de détails sur la limitation des Iinterfaces RGMI, veuillez consulter : https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
- Cette affectation globale remplace la variable quartus.ini utilisée dans les exemples RGMII et SGMII sur Rocketboards.org
- À partir du logiciel Quartus II version 15.1 QSYS, ajoutera des contraintes pour le HPS EMAC à l’interface FPGA fabric.
Ces informations seront incluses dans la prochaine version des manuels de référence techniques Cyclone V SoC et Arria V SoC