En raison de l’architecture Intel® Hyperflex™ FPGA dans les appareils Intel® Stratix® 10 FPGA et série Intel Agilex® 7, le seuil d’inférence du registre à décalage est augmenté, ce qui signifie que les registres à décalage basés sur RTL qui peuvent avoir été déduits en tant que registres à décalage dans les technologies précédentes peuvent ne pas être inférés dans les dispositifs Intel Stratix® séries 10 FPGA et Intel Agilex® 7.
La raison de cette augmentation de seuil est de permettre à plus de registres d’être rechronométrés en hyper registres, ce qui améliore les performances de conception.
Intel® Stratix® 10 critères d’inférence du registre à décalage des séries de FPGA et de périphériques Intel Agilex® 7 :
Exigence par défaut :
Le registre à décalage doit contenir au moins 69 registres au total (profondeur * largeur)
-Notez qu’une étape d’inférence supplémentaire a lieu après l’étape de retimer précoce pour récupérer la zone des registres qui n’ont pas été rechronométrés dans les emplacements Hyper Register.
Avec l’affectation suivante en place, le nombre total de registres requis (profondeur * largeur) tombe à 37 :
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION activé
-Notez qu’une étape d’inférence supplémentaire a lieu après l’étape de retimer précoce pour récupérer la zone des registres qui n’ont pas été rechronométrés dans les emplacements Hyper Register.
Avec les deux affectations suivantes en place, le nombre total de registres requis (profondeur * largeur) tombe à 13 :
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION activé
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=OFF
-Notez que la réduction du seuil d’inférence du registre à décalage peut avoir un impact négatif sur les performances de conception en réduisant le nombre de registres disponibles pour l’Hyper Retiming.