ID de l'article: 000086111 Type de contenu: Dépannage Dernière révision: 13/08/2012

Pourquoi mgmt_clk ne figure-t-elle pas dans la liste des ports Stratix V Hard IP pour PCI Express ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le signal mgmt_clk n’est pas une entrée requise sur l’IP dur Stratix® V pour PCI Express® ip dure et doit uniquement être connectée au contrôleur de reconfiguration.

La mgmt_clk est intégrée à l’interface reconfig_toxcvr qui se connecte au cœur IP PHY pour PCI Express. L’interface reste donc synchrone. Cela a simplifié l’interconnexion entre le contrôleur de reconfiguration et l’IP PHY.

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Cet article concerne 2 produits

FPGA Stratix® V
FPGA Stratix® V GX

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