ID de l'article: 000086042 Type de contenu: Dépannage Dernière révision: 11/09/2012

Existe-t-il des problèmes connus concernant l’utilisation de LLL d’angle avec des périphériques ALTLVDS dans les familles de périphériques Stratix III, Stratix IV, HardCopy III, HardCopy IV et Arria II ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsqu’un ou plusieurs LL d’angle sont utilisés pour piloter l’émetteur-récepteur LVDS et/ou les canaux de réception, le signal LOADEN vers le SERDES LVDS peut être connecté de manière incorrecte dans certaines graines du fitter logicielle Quartus® II. Cela entraîne que le SERDES déplace le schéma de données incorrect et provoque des erreurs de données sur l’interface LVDS. Ce problème ne se produit pas si seule une PLL centrale est utilisée.

    Ce problème concerne uniquement les familles de périphériques Stratix® III, Stratix IV (GX, GT, E), Arria® II (GX, GZ), HardCopy® III et HardCopy IV (GX, E). Les autres familles de périphériques ne sont pas affectées.  

    Pour déterminer si un angle ou une PLL central est utilisé dans votre conception, vous pouvez consulter la section « résumé PLL » dans le rapport du fitter du logiciel Quartus II et vous référer au chapitre Réseaux d’horloge et PLLs dans le manuel de périphérique respectif :

     

    Réseaux d’horloge et LFP dans les périphériques Arria II (PDF)

     

    Réseaux d’horloge et LVL dans les périphériques Stratix III (PDF)

     

    Réseaux d’horloge et LVL dans les périphériques Stratix IV (PDF)

     

    Réseaux d’horloge et LLL dans les périphériques HardCopy III (PDF)

     

    Réseaux d’horloge et LVL dans les périphériques HardCopy IV (PDF)

     

    Si votre conception ALTLVDS utilise des plLs d’angle mais que vous ne rencontrez aucun problème d’erreur de données LVDS dans la conception existante, ce logiciel a choisi les graines pass fitter pour la compilation et donc aucune action n’est nécessaire. Si une conception fonctionne, elle sera constamment utilisée à l’avenir, sauf si une tentative de recompilation est tentée avant la version 11.1 du logiciel Quartus II. Pour réduire le risque potentiel pour la conception ALTLVDS lors de la recompilation, nous vous recommandons d’appliquer le correctif logiciel lorsque vous recompilez votre conception dans le logiciel Quartus II avant la version 11.1, ou de recompiler votre conception dans la version 11.1 du logiciel Quartus II qui fait implémenter le correctif logiciel.

    Résolution

    Ce problème peut être résolu en appliquant les correctifs logiciels ci-dessous et en recompile la conception. Si vous avez besoin de correctifs logiciels pour une version du logiciel Quartus II avant la version 10.1, veuillez contacter mySupport pour obtenir de l’aide.

    Pour Quartus II version 10.1 :

    Pour Quartus II version 10.1SP1 :

     Pour Quartus II version 11.0 :

     Pour Quartus II version 11.0SP1 :

    Ce problème est résolu dans la version 11.1 du logiciel Quartus II.

    Produits associés

    Cet article concerne 9 produits

    FPGA Stratix® III
    FPGA Stratix® II GX
    FPGA Stratix® II GT
    FPGA Stratix® IV E
    FPGA Arria® II GX
    FPGA Arria® II GZ
    Périphériques ASIC HardCopy™ III
    Périphériques ASIC HardCopy™ IV GX
    Périphériques ASIC HardCopy™ IV E

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