ID de l'article: 000086010 Type de contenu: Dépannage Dernière révision: 23/03/2020

Pourquoi mon exemple de conception Ethernet de serveur Nios® II socket simple socket (RGMII) est désactivé lorsqu’il est exécuté sur Intel FPGA Development Kits avec MARVELL PHY ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Suite Embedded Design Intel® Nios® II (EDS)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans l’outil de construction de logiciels Nios® II, les paramètres par défaut du modèle RMII (Simple Socket Server) de Nios® II serveur à socket simple ne sont pas destinés à MARVELL PHY, ce qui a entraîné une panne de configuration de PHY entraînant la mise en liaison Ethernet vers le bas. Ce problème est observé dans Nios® II version 17.1 du SBT.

    Résolution

    Pour contourner ce problème, l’utilisateur doit modifier ci-dessous les paramètres du modèle pour activer les configurations MARVELL PHY RGMII.

     

    Naviguez jusqu’au répertoire de projets : .. /software//tse_my_system.c

     

    Étape 1. Décommmentez la prochaine définition :

     

    /* si vous utilisez marvell phy et que vous voulez le mode rgmii, décommmenter cela définit */

    #define SET_MARVELL_RGMII_MODE //désactivez cette définition pour activer RGMII

    #ifdef SET_MARVELL_RGMII_MODE

    #define ADDITIONAL_PHY_CFG et marvell_cfg_rgmii

    #else

    #define ADDITIONAL_PHY_CFG 0

    #endif

     

     

    Étape 2. Trouvez la définition « IFdef DESCRIPTOR MEMORY BASE » et vérifiez le premier argument de la fonction TSE_SYSTEM_EXT_MEM_NO_SHARED_FIFO être déclaré comme « ETH_TSE » et non comme « TSE_0_TSE »

    Comme indiqué dans la portion de code suivante :

     

    #ifdef DESCRIPTOR_MEMORY_BASE

    alt_tse_system_info tse_mac_device[MAXNETS] = {

    TSE_SYSTEM_EXT_MEM_NO_SHARED_FIFO (ETH_TSE, 0, TSE_0_DMA_TX, TSE_0_DMA_RX, TSE_PHY_AUTO_ADDRESS, ADDITIONAL_PHY_CFG, DESCRIPTOR_MEMORY)

         

    };

    Produits associés

    Cet article concerne 2 produits

    Intel® Cyclone®
    CPLD et FPGA Intel® MAX®

    Avertissement

    1

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