ID de l'article: 000085987 Type de contenu: Dépannage Dernière révision: 13/08/2012

Si je supprime l’horloge d’entrée de mon PLL dans Stratix série et Cyclone les périphériques de la série tout en mode utilisateur, quel est le comportement du ou des horloges de sortie PLL ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Si vous retirez l’horloge d’entrée d’un PLL dans un Stratix® ( série, Cyclone® ) série, ou Arria® périphérique GX, le VCO s’efface à une fréquence de sol non spécifiée. L’horloge(s) de sortie PLL est alors égale à la fréquence de sol de VCO non spécifiée divisée par les compteurs de sortie pour le ou les sorties d’horloge PLL.

Notez que la fréquence au sol du VCO peut varier d’un appareil à l’autre en raison de la variation du processus.

Produits associés

Cet article concerne 9 produits

FPGA Cyclone® III
FPGA Cyclone® II
FPGA Stratix®
FPGA Arria® GX
FPGA Stratix® II GX
FPGA Stratix® II
FPGA Cyclone®
FPGA Stratix® II GX
FPGA Stratix® III

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