ID de l'article: 000085971 Type de contenu: Dépannage Dernière révision: 19/12/2014

Le passage à la synchronisation tWPRE peut entraîner une panne des interfaces DDR2 et DDR3 sur les périphériques Arria V et Cyclone V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les interfaces DDR2 et DDR3 sur Arria V et Cyclone les périphériques V.

    Dans la version 14.0, un changement a été apporté à l’ArriaV et au Cyclone Contrôleur de mémoire dure V (pour les configurations HPS et non HPS) qui permet la résiliation du tampon de sortie des E/S environ une le cycle d’horloge de la mémoire plus tôt que le tampon de sortie l’active. Ce changement a été conçu pour améliorer la durée du pré-adble d’écriture tWPRE () pour Interfaces DDR2 et DDR3. Cependant, ce changement entraîne également une augmentation dans la dissipation statique de l’alimentation, car elle permet la résiliation de l’OCT en lecture lorsque l’interface est inactive.

    Ce changement est annulé dans la version 14.1.

    Si vous utilisez la version 14.0 ou 14.1 et que vous rencontrez des problèmes fonctionnels défaillances directement dues au timing, au tWPRE contact Altera services techniques pour une solution de contournement.

    Résolution

    La solution à ce problème pour contacter Altera technique Services.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

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