Pourquoi est-ce qu’une lecture supplémentaire de données est valide sur le Intel® Arria® interface MMR EMIF 10 FPGA ?

Si l’interface MMR de votre contrôleur mémoire 10 FPGA Intel® Arria® 10 Intel® FPGA IP est activée, vous remarquerez peut-être que le signal de mmr_readdatavalid l’indique occasionnellement même lorsqu’aucune commande de lecture n’est délivrée.

Le mmr_readdatavalid s’efface de la commande de lecture interne du contrôleur mémoire et peut entraîner le Avalon®'interface hôte à capturer des données de lecture incorrectes.

L’interface Avalon hôte ne doit accepter mmr_readdatavalid que selon les exigences suivantes :

• mmr_readdatavalid retourne un cycle après avoir émis une demande de lecture sur le registre MMR ecc1, ecc2, ecc3, ecc4.
• mmr_readdatavalid retourne trois cycles après avoir délivré une demande de lecture à tous les autres registres MMR autres que ecc1, ecc2, ecc3, ecc4.

Exemple : l’interface Avalon hôte ne doit accepter mmr_readdatavalid cycle d’horloge qu’après avoir envoyé une demande de lecture pour enregistrer ecc1 (avec mmr_waitrequest signal faible).