Erreur (16812) : erreur HDL Verilog à altera_up_sync_fifo.v(138) : les connexions de ports ne peuvent pas être classées et nommées de manière mixte. Ou il est possible qu’il y ait une virgule de fin dans la connexion du port nommé.

En raison d’un problème dans la version 17.1 et antérieure du logiciel Intel® Quartus® Prime Pro et Standard Edition, il est possible que vous voyiez cette erreur de syntaxe lors de la compilation des RS232_UART IP générées à l’aide de Platform Designer.

Pour contourner ce problème, modifiez le fichier HDL IP « \altera_up_avalon_rs232_\synth\altera_up_sync_fifo.v » pour mettre à jour l’erreur de syntaxe dans l’instance scfifo. Retirez le « », à la fin de la ligne 129 et ajoutez-le après translate_off //synopsys sur la ligne 133

Code d’origine :

Sync_FIFO scfifo
(
Entrées
.clock (clk),
.sclr (réinitialisation),

.data (write_data),
.wrreq (write_en),

.rdreq (read_en),

Bidirectionnels
Sorties
.vide (fifo_is_empty),
.full (fifo_is_full),
.usedw (words_used),
    
.q (read_data),

Inutilisés
synopsys translate_off
.aclr (),
.almost_empty (),
.almost_full ()
synopsys translate_on
);

Code modifié :

Sync_FIFO scfifo
(
Entrées
.clock (clk),
.sclr (réinitialisation),

.data (write_data),
.wrreq (write_en),

.rdreq (read_en),

Bidirectionnels
Sorties
.vide (fifo_is_empty),
.full (fifo_is_full),
.usedw (words_used),
    
.q (read_data)

Inutilisés
synopsys translate_off
,
.aclr (),
.almost_empty (),
.almost_full ()
synopsys translate_on
);

Ce problème est résolu à partir de la version 18.0 du logiciel Intel Quartus Prime Pro et Standard Edition