ID de l'article: 000085866 Type de contenu: Dépannage Dernière révision: 18/09/2017

Pourquoi est-ce que j’obtiens l’erreur « l’option synchrone claire ou l’option d’activation de l’horloge peut être choisie en même temps » dans la génération Platform Designer avec Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour registre à décalage (basé sur la RAM)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.1 du logiciel Intel® Quartus® Prime Pro Edition avec le périphérique Intel® Stratix® 10, il est possible que vous voyiez le message d’erreur de l’éditeur de paramètres IP Shift Register (basé sur la RAM) mentionné ci-dessus dans la génération Platform Designer. Cela s’est produit lorsque vous essayez d’activer instantanément le port clair synchrone et le port d’activation de l’horloge ensemble.

    Résolution

    Pour contourner le problème, désactivez le port clair synchrone ou le port d’activation de l’horloge.

    Cette restriction sera supprimée à partir de la version 18.0 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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