ID de l'article: 000085863 Type de contenu: Dépannage Dernière révision: 05/12/2014

Pourquoi ai-je un défaut lors de l’utilisation de l’interface IP de la mémoire externe Altera dans un périphérique FPGA possédant un nombre relativement faible de banques d’E/S ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la compilation des contrôleurs DDR3, DDR2, LPDDR2, QDRII ou RLDRAM II avec IP UniPHY à l’aide d’un périphérique FPGA possédant un nombre relativement faible de banques d’E/S, il est possible que vous constatiez un problème et peut-être l’erreur Quartus® II suivante.

    Erreur (175020) : Contrainte illégale de la PLL fractionnelle dans la région

    Le problème se produit si toutes les banques d’E/S d’un certain côté de la FPGA ont été entièrement utilisées par l’interface mémoire et l’horloge de référence d’entrée PLL et les autres broches d’interface mémoire divers ne possèdent pas la même norme d’E/S que l’E/S de l’interface mémoire.

    Résolution

    Définissez l’horloge de référence d’entrée PLL et les autres broches d’interface mémoire divers pour avoir la même norme d’E/S que l’E/S de l’interface mémoire.

    Produits associés

    Cet article concerne 19 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
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    FPGA SoC Cyclone® V ST
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    FPGA Arria® V GX
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    FPGA Stratix® II GX
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    FPGA Cyclone® V E
    FPGA Stratix® V E
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    FPGA SoC Cyclone® V SE

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