ID de l'article: 000085859 Type de contenu: Messages d'erreur Dernière révision: 15/11/2011

Message d’avis critique pour les périphériques Stratix V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous compilez une conception qui contient une mégafunction LVDS SERDES et cible un périphérique Stratix V, le logiciel Quartus II s’affiche un message d’avertissement semblable à ce qui suit :

    Critical Warning: DIVCLK port on the PLL is not properly connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER. The output clock port on the PLL must be connected.

    Ce problème affecte tous les modèles Stratix V qui contiennent des LVDS Mégafunction SERDES.

    Résolution

    Pas de solution de contournement. Ce problème sera résolu dans une version ultérieure de la fonction MegaCore Ethernet triple vitesse.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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