ID de l'article: 000085845 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi la PLL ne passe-t-elle pas à l’horloge secondaire en mode de commutation automatique de l’horloge (override manuel) lorsque le signal de clkswitch reste élevé ?

Environnement

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque le signal clkswitch est élevé, il remplace la fonction de commutation automatique de l’horloge. Tant que le signal de clkswitch est élevé, l’action de commutation de l’horloge est désactivée. Vous devez remettre le signal clkswitch à nouveau bas pour lancer un autre événement de commutation de l’horloge à l’avenir.

     

    Cela s’applique à toutes les familles de périphériques Stratix®, Cyclone® et Arria®.

    Produits associés

    Cet article concerne 12 produits

    FPGA Stratix® III
    FPGA Stratix® II
    FPGA Stratix®
    CPLD MAX® V
    CPLD MAX® II
    CPLD Intel® MAX® 10 9000
    FPGA Cyclone® IV
    FPGA Cyclone® III
    FPGA Cyclone®
    FPGA Arria® GX
    Apex™ 20K
    Acex® 1K

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