Problème critique
Descriptif
Une simulation VCS-MX d’une interface de mémoire externe UniPHY Cœur IP en VHDL avec le script de simulation fourni vcsmx_setup.sh échoue au moment où 0 ns avec l’erreur suivante :
0 ns: ERROR: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/F_valid
is 'x'.
at time 0 Scope: \DUT_EXAMPLE_SIM.E0.IF0.S0.CPU_INST .the_altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench
File: ./../..//submodules/altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench.v
Line: 498.
Ce problème affecte les protocoles DDR2 et DDR3, et QDR II/II et RLDRAM II lors de l’utilisation du séquenceur basé sur Nios II.
Résolution
La solution à ce problème est la suivante :
- Dans un éditeur de texte, ouvrez l’un des éléments suivants fichiers, selon la règle applicable :
- <variant_name>_example_design/simulation/vhdl/submodules/dut_example_sim_e0_if0_s0_rst_controller.vho
- <variant_name>_sim/submodules/dut_e0_if0_s0_rst_controller.vho
- Modifier la valeur initiale des registres dans la synchronisation de réinitialisation à partir de :
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'0\';
À:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'1\';
(Les noms exacts de vos signaux peuvent différer de ceux ci-dessus,
mais ils contiendra le sous-string altera_reset_synchronizer_int_chain .)