Il est possible que vous voyiez un décalage entre les horloges d’entrée et de sortie lors de l’exécution d’un périphérique PLL Stratix® III en mode de compensation de la mémoire tampon zéro retard (ZDB) si votre projet est compilé dans le Quartus® II version 8.0 SP1 du logiciel ou toute version précédente.
Le mode de compensation ZDB aligne le bord montant de l’horloge à l’broche d’entrée dédiée d’une PLL à la périphérie montante de l’horloge de sortie à l’broche de sortie dédiée de la PLL. Cependant, les retards de compensation n’ont pas été optimisés dans les versions du logiciel Quartus II avant la version 8.1.
Les retards de compensation ont été corrigés à partir de la version 8.1 du logiciel Quartus II. Il s’agit également de la première version avec des modèles de synchronisation finaux pour des densités de périphériques spécifiques à la famille Stratix III.
Si vous ne pouvez pas mettre à niveau votre version du logiciel Quartus II avec une version avec les retards de compensation fixes, vous pouvez ajouter un changement de phase dans la mégafunction ALTPLL pour compenser le décalage d’horloge. Vous devez mesurer le décalage sur votre carte pour déterminer la valeur du changement de phase nécessaire.
