ID de l'article: 000085792 Type de contenu: Dépannage Dernière révision: 11/03/2013

Pourquoi mon VHDL pour loop n’est-il pas synthétisé correctement ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans les versions 12.0 et ultérieures du logiciel Quartus® II, il est possible que vous n’obteniez pas d’avertissement ou d’erreur indiquant que la limite de portée droite doit être constante lorsque vous avez la construction VHDL suivante :

for J in 0 to loop
 
end loop;

Cette construction VHDL n’est pas prise en charge par la synthèse intégrée de Quartus II et peut entraîner une logique de synthèse incorrecte.

Résolution

Pour éviter ce problème, n’utilisez pas cette construction même si le logiciel Quartus II ne donne pas d’avertissement ou d’erreur.

Cette construction génère un message approprié à partir de la version 12.1 SP1 du logiciel Quartus II.

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.