ID de l'article: 000085752 Type de contenu: Dépannage Dernière révision: 25/08/2015

Pourquoi les marges de synchronisation sont-elles les mêmes pour tous les angles lors de l’exécution de Report DDR dans l’Analyseur de synchronisation pour Intel® Arria® 10 FPGA des interfaces mémoire externes ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le timing des E/S, qui comprend l’adresse/commande, le gating DQS, la capture de lecture, l’écriture et le nivelage en écriture est entièrement étalonné sur le processus, la tension et la température (PVT). Par conséquent, les marges sont les mêmes pour tous les modèles. Le rapport DDR de l’Analyseur de synchronisation indique les pire valeurs de cas sur tous les angles de ces interfaces étalonnées.

Résolution

N°1

Produits associés

Cet article concerne 3 produits

FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX
FPGA SoC Intel® Arria® 10 GX

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