ID de l'article: 000085743 Type de contenu: Dépannage Dernière révision: 01/12/2015

Nouvelles restrictions sur la configuration PLL des E/S imposées en 15.1 pour Arria 10 EMIF IP

Environnement

  • Intel® Quartus® Prime Pro Edition
  • I O
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version 15.1, la plage valide de fréquence d’horloge de référence PLL pouvant être sélectionnée valeurs est réduite.

    • Pour les fréquences de VCO inférieures à 400 MHz, la valeur du compteur PLL M doit maintenant être comprise entre 2 et 7, inclusivement.
    • Pour les fréquences de VCO comprises entre 400 MHz et 600 MHz, la valeur de la PLL M le compteur doit être compris entre 2 et 15, inclus.
    • Pour les fréquences de VCO égales ou supérieures à 600 MHz, la valeur de la PLL M le compteur doit être supérieur ou égal à 4.

    Les utilisateurs dont les conceptions sont paramétrées sur une version antérieure peuvent rencontrer des erreurs lorsque génération de leur IP EMIF dans la version 15.1.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ce problème ne sera pas résolu.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

    1

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