Problème critique
Descriptif
Simulation au niveau de la porte de la conception de l’exemple et de l’exemple testbench échoue lorsque DQS différentiel d’utilisation est activé dans le DDR2 Contrôleur hautes performances.
Ce problème affecte le contrôleur hautes performances DDR2 SDRAM conceptions dans les appareils Stratix III et Stratix IV qui ont l’usage option DQS différentielle activée.
La simulation au niveau de la porte de la conception de l’exemple ne se comporte pas Correctement.
Résolution
Altera recommande de valider le fonctionnement fonctionnel de votre conception via la simulation RTL, et le timing de votre conception à l’aide de l’analyse du timing de TimeQuest.