ID de l'article: 000085664 Type de contenu: Dépannage Dernière révision: 04/03/2015

Puis-je définir test_in ports de Arria II, Cyclone IV et Stratix cœur IP PCI Express IV sur les 0 ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pour un fonctionnement normal, vous ne pouvez pas définir test_in ports sur les 0.

Définissez les entrées test_in suivantes sur 1 :
bit[3] = mode FPGA.
bit[5] = Lorsque défini, empêche le LTSSM d’entrer en mode de conformité.
bit[7] = Désactive la négociation sur l’état de faible puissance.

Produits associés

Cet article concerne 5 produits

FPGA GX Cyclone® IV
FPGA Stratix® II GT
FPGA Stratix® II GX
FPGA Arria® II GX
FPGA Arria® II GZ

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.