ID de l'article: 000085641 Type de contenu: Dépannage Dernière révision: 18/03/2013

Pourquoi les horloges de sortie Altera_PLL restent-ils faibles lors de la simulation de cette mégafunction dans Cadence NCSim ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Si vous utilisez NCSim pour simuler la mégafunction Altera_PLL, certaines des horloges de sortie peuvent rester faibles.

    Résolution

    Il existe deux solutions à ce problème :

    1. Pour activer instantanément Altera_PLL, vérifiez « Activer les paramètres de sortie physique » dans la mégafunction, et définissez les paramètres en conséquence pour obtenir les horloges que vous souhaitez.

    2. Permettre à la macro SIM_USE_ICD_PLL_RECONFIG_MODEL d’utiliser le modèle de simulation physique comme illustré ci-dessous pour les périphériques Cyclone® V. Vous devrez modifier les commandes ci-dessous lorsque vous ciblez des périphériques Arria® V ou Stratix® V.

    ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE « /eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v » - cyclonev_ver de travail

    Ce problème est résolu à partir de la version 13.1 du logiciel Quartus® II.

    Produits associés

    Cet article concerne 15 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
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    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

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