ID de l'article: 000085548 Type de contenu: Dépannage Dernière révision: 21/02/2014

Pourquoi ma simulation Cadence NCSim Cyclone V PCIe ne parvient-elle pas à se terminer, bloqué à L0 ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    Simulation
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif En raison d’un problème lors de la simulation de l’IP dure V Cyclone® pour PCI Express® à l’aide de Cadence® NCSim® les modèles de simulation doivent être mis à jour.
Résolution

Pour contourner ce problème, veuillez télécharger ces fichiers Mis à jourCycloneVModelFiles.zip et remplacer les fichiers existants à l’emplacement \quartus\eda\sim_lib\cadence

Produits associés

Cet article concerne 6 produits

FPGA Cyclone® V GT
FPGA Cyclone® V E
FPGA Cyclone® V GX
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V ST

1

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.