ID de l'article: 000085545 Type de contenu: Dépannage Dernière révision: 13/03/2014

Pourquoi la conception DMA 256 bits de l’AVMM Gen3 x8 se bloque-t-elle lorsque l’hôte tente d’effectuer deux accès consécutifs à l’interface du contrôleur de descripteur ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP hard IP pour PCI Express* Cyclone® V Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans la version 13.1 du logiciel Quartus® II, vous pouvez voir l’IP matérielle pour PCI Express® utilisant Avalon® interface à mémoire mappée avec une conception DMA se bloquer si l’interface du contrôleur de descripteur est accessible à l’aide d’une transaction de rafale.

    Cela est dû au fait que le contrôleur de descripteur Avalon-MM ne prend en charge que l’accès à un seul cycle.

    Si un composant maître Avalon-MM effectue deux accès séquentiels ou une transaction de rafale vers le contrôleur de descripteur, le composant d’interconnexion Qsys peut générer un cycle de rafale à partir de deux cycles simples.

    Résolution

    Dans Quartus® II version 13.1, l’IP matérielle pour PCIe Avalon-MM avec des conceptions DMA garantit que seuls les accès à cycle unique sont effectués à l’interface du contrôleur de descripteur DMA.

    Ce problème sera résolu dans une future version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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