ID de l'article: 000085533 Type de contenu: Dépannage Dernière révision: 29/10/2013

Attribuez des broches d’E/S LVDS prises en charge par la norme sur les banques d’E/S droites des périphériques V A1/A3/C3 Arria que les broches d’entrée de l’horloge PLL uniquement

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Si vous utilisez le logiciel Quartus II version 13.0 DP2 ou 13.0 SP1 pour créer une conception qui cible un Arria des périphériques V A1, A3 ou C3, et vous utilisez les broches LVDS E/S standard sur la droite des E/S banque à d’autres fins que l’entrée d’horloge du circuit à phase verrouillée (PLL) broches, il est possible que le FPGA matériel qui en résulte ne fonctionne pas correctement.

    Résolution

    Vous devez attribuer les broches d’E/S LVDS standard dans la banque d’E/S droite comme broches d’entrée de l’horloge PLL uniquement. Le logiciel Quartus II La version 13.0 DP2 ou 13.0 SP1 ne émet pas de message d’erreur pour affectations incorrectes à ces broches DVDS des E/S standard.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Arria® V

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    Avertissement

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