ID de l'article: 000085471 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi l’analyseur de synchronisation TimeQuest dans les versions 7.1 SP1 du logiciel Quartus II et au-delà signale-t-il plusieurs des ports de réinitialisation et de boucage série sur les émetteurs-récepteurs à grande vitesse sur les pér...

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Quartus® Les versions logicielles 7.1SP1 et au-delà ne limitent pas la réinitialisation suivante et les ports de bouclage série sur les émetteurs-récepteurs à grande vitesse ALTGX/ALT2GXB, signalant ainsi les chemins non entraînés.

    • gxb_powerdown
    • tx_digitalreset
    • rx_digitalreset
    • rx_analogreset
    • rx_seriallpbken
    Résolution

    Ajoutez manuellement les contraintes dans le fichier Synopsys Design Constraints (.sdc) pour TimeQuest pour analyser ces chemins. Des instructions pour ajouter manuellement les contraintes au fichier .sdc sont disponibles dans le Manuel du périphérique GX Stratix II (PDF).

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    Cet article concerne 1 produits

    FPGA Stratix® II GX

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