ID de l'article: 000085464 Type de contenu: Dépannage Dernière révision: 25/11/2013

La gigue CK à long terme dépasse les spécifications de l’interface mémoire HPS des périphériques Arria V et Cyclone V

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2, DDR3 et LPDDR2.

    Interfaces DDR2, DDR3 et LPDDR2 utilisant l’interface mémoire HPS sur les appareils Arria V ou Cyclone V, produisez une gigue à long terme CK (du côté HPS, pas du côté FPGA) qui dépasse le JEDEC et spécifications du fournisseur tERR Nper (() pour les produits modérés valeurs de N ).

    Résolution

    Altera a vérifié que l’adhésion à cette spécification n’est pas nécessaire, à condition que la gigue à court terme tJITcc tJITper (et) exigences sont respectées. Dans les configurations décrites tJITcc et tJITper sont dans les spécifications du JEDEC.

    Ce problème ne sera pas résolu.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.