ID de l'article: 000085388 Type de contenu: Dépannage Dernière révision: 13/03/2014

Info (332171) : les valeurs d’incertitude d’horloge suivantes sont inférieures aux valeurs recommandées par la commande derive_clock_uncertainty

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Certains messages d’information concernant l’incertitude de l’horloge peuvent être visibles dans certaines applications IP UniPHY.

Info (332171) : les valeurs d’incertitude d’horloge suivantes sont inférieures aux valeurs recommandées par la commande derive_clock_uncertainty
Info (332172) : le transfert d’horloge de la configuration de mem_cq_n[0] (Rise) à if0|pll0|pll_afi_clk (Rise) présente une incertitude 0.000 inférieure à l’incertitude recommandée 0.090

La raison de ces messages est que dans ce cas particulier, les incertitudes liées à l’horloge sont volontairement nulles, car elles sont déjà incluses dans d’autres dans l’analyse de synchronisation.

Résolution

Il est recommandé de rechercher l’horloge affectée dans le fichier SDC IP UniPHY et de vérifier que les relevés sont observés du type :

# L’incertitude des horloges est comptabilisée par le ... paramètres pathjitter

set_clock_uncertainty -de [ get_clocks ] 0
set_clock_uncertainty -à [ get_clocks ] 0

Ces messages d’informations peuvent être ignorés en toute sécurité.

 

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V E

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.