ID de l'article: 000085383 Type de contenu: Dépannage Dernière révision: 16/03/2016

Que dois-je faire lorsque le cœur IP JESD204B ne parvient pas à respecter le timing de configuration dans Arria les périphériques V GT et ST ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans la version 15.0 du logiciel Quartus® II, le cœur IP JESD204B peut ne pas atteindre le timing de la configuration à des débits de données supérieurs à 7,50 Gbit/s (taux d’horloge du cœur IP supérieurs à 187,5 MHz) dans Arria® les périphériques V GT et ST.

    Résolution

    Pour fermer la synchronisation, utilisez les paramètres suivants :

    • Mode d’optimisation : performances (effort élevé - durée d’exécution accrue)
    • Paramètres avancés (Fitter)
      • Effort du fitter : Standard Fit
      • Effectuer l’analyse des topologies de cadençage pendant le routage : activé
      • Réaliser une synthèse physique pour une logique combinée pour les performances : activé
      • Effectuer un double emploi du registre pour obtenir des performances : activé
      • Effectuer une resynchronisation des registres pour les performances : activé
      • Multiplicateur d’effort de placement : 4.0
      • Niveau d’optimisation de synchronisation du routeur : maximum

    Si des échecs de synchronisation persistent, prenez les mesures suivantes :

    • Sur-limiter l’horloge de liaison (domaine de l’horloge du cœur IP) de 10 à 15 % dans le fichier contrainte de conception Synopsys(.sdc)de l’utilisateur et de fermer le timing à la fréquence cible dans TimeQuest. Par exemple, si l’horloge de liaison 187,5 MHz est générée par PLL core, limitez l’horloge de référence PLL 187,5 MHz (le nom de l’horloge est device_clk) avec 260 MHz (12 %) à l’aide de la commande create_clock :

    définir current_exe == $::TimeQuestInfo (nomofexeable)

    si { == « quartus_fit » } {

    create_clock -nom device_clk -période 3,85 [get_ports device_clk]

    } d’autre {.

    create_clock -nom device_clk -période 5.33 [get_ports device_clk]

    }

    • Utilisez Design Space Explorer II pour effectuer un balayage d’ensemencement afin de déterminer le numéro d’ensemencement initial optimal du fitter.
    Le taux de données le plus élevé du cœur IP JESD204B pour Arria les périphériques V GT et ST est de 7,50 Gbit/s dans les futures versions du logiciel Quartus II.

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    Cet article concerne 3 produits

    FPGA et FPGA SoC Arria® V
    FPGA Arria® V GT
    FPGA SoC Arria® V ST

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