ID de l'article: 000085376 Type de contenu: Messages d'erreur Dernière révision: 18/06/2012

Message d’avertissement affiché lors de la conduite de la logique utilisateur avec une PLL personnalisée dans l’interface mémoire dure

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2 et DDR3.

    Interfaces de mémoire externe ciblant Arria V ou Cyclone V périphériques et l’utilisation du contrôleur mémoire dure génèreront des avertissements messages si vous pilotez la logique utilisateur avec une PLL autre que l’horloge AFI.

    Les messages d’avertissement suivants s’affichent (où SingleInterface_mem_if_ddr3_emif_0. est un nom spécifié par l’utilisateur :

    Critical Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Failed to find PLL clock for pins Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Could not find all DRIVER CORE CK pins

    Résolution

    La solution à ce problème est la suivante :

    1. Ouvrez le script de cartographie des broches dans un éditeur de texte.
    2. Dans le script de mappage des broches, localisez les lignes suivantes :
    if {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} { �

    Remplacez les lignes ci-dessus par les éléments suivants :

    if {[string compare -nocase (driver_core_ck_pins) ""] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

    • Dans le fichier SDC, changez pll_driver_core_clock de l’horloge qui pousse la logique de l’utilisateur.
    • Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V

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