ID de l'article: 000085352 Type de contenu: Messages d'erreur Dernière révision: 21/08/2012

Erreur (332000) : ERREUR : l’argument « node_object » est un filtre d’objet qui ne correspond à aucun objet. Spécifier qu’un seul objet correspond

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez l’erreur suivante lors de la tentative d’exécution du fichier _p0_pin_assignments.tcl lors de l’implémentation de l’interface IP de mémoire externe basée sur UniPHY générée dans VHDL :

    Erreur (332000) : ERREUR : argument un filtre d’objet qui ne correspond à aucun objet. Spécifiez qu’un seul objet correspond.

    lors de l’exécution
    « cellule get_node_info »
    (procédure « is_node_type_pll_clk » ligne 2)
    invoquée de l’intérieur
    « is_node_type_pll_clk »
    (procédure « get_input_clk_id » ligne 2)
    invoquée de l’intérieur
    « get_input_clk_id »
    (procédure « _p0_get_ddr_pins » ligne 240)
    invoquée de l’intérieur
    « allpins _p0_get_ddr_pins »
    (procédure « _p0_initialize_ddr_db » ligne 13)
    invoquée de l’intérieur
    « _p0_initialize_ddr_db _p0_ddr_db »
    invoquée de l’intérieur
    « si { ! [ info existe _p0_sdc_cache ] } {
    définir _p0_sdc_cache 1
    _p0_initialize_ddr_db _p0_ddr_db
    } autre...
    (fichier « .. Ligne 186 /ddr3//_p0.sdc)

    Résolution

    Vous devez modifier le code RTL dans le fichier _0002.v et apporter des modifications à la déclaration du signal pour les signaux suivants, ces signaux sont un bit dans le code verilog, mais sont déclarés comme std_logic_vector dans le emballage VHDL pour l’IP :

    fil de sortie [0:0] mem_ck, // .mem_ck
    fil de sortie [0:0] mem_ck_n, // .mem_ck_n
    fil de sortie [0:0] mem_cke, // .mem_cke
    fil de sortie [0:0] mem_cs_n, // .mem_cs_n
    câble de sortie [0:0] mem_ras_n, // .mem_ras_n
    fil de sortie [0:0] mem_cas_n, // .mem_cas_n
    fil de sortie [0:0] mem_we_n, // .mem_we_n

    en ajoutant [0:0], vous correspondrez à la déclaration de signal pour être compatible avec VHDL.

    Ce problème sera résolu à l’avenir avec la nouvelle génération du logiciel Quartus II.

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