ID de l'article: 000085347 Type de contenu: Dépannage Dernière révision: 18/07/2013

Pourquoi la conception du contrôleur DDR3 UniPHY de quarter rate affiche-t-elle une faible efficacité de lecture ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La faible efficacité de lecture est causée par l’un des paramètres du contrôleur DDR3 pour la conception de tarifs trimestriels. Lorsque la latence de lecture est plus longue (par exemple : un plus grand nombre de latence CAS), le contrôleur bloque les commandes de lecture internes de l’exécution car le nombre maximum de commandes de lecture en attente est atteint.

    Résolution

    La solution actuelle à ce problème est de modifier le paramètre MAX_PENDING_RD_CMD de 16 à 32 dans le fichier _c0.v comme suit :

    De

    MAX_PENDING_RD_CMD = 16

    À

    MAX_PENDING_RD_CMD = 32

    Ce problème est résolu à partir de la version 13.1 du logiciel Quartus® II.

     

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V E
    FPGA Stratix® V GS

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