ID de l'article: 000085328 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur interne : sous-système : FTITAN, fichier : /quartus/fitter/ftitan/ftitan_expert.cpp, ligne : 4418 Échec de la vérification de la netliste postfit finale

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez cette erreur interne lors de la compilation des conceptions avec les versions logicielles 10.0 SP1 et antérieures de Quartus® II. Vous pouvez également voir le message suivant
Error: The lvds clock and the DPA clock frequency of SERDES receiver atom "rx_0" must be the same.

Ces erreurs sont le résultat d’un récepteur LVDS doté d’une horloge DPA incorrectement configurée.

Pour utiliser correctement la fonction DPA du récepteur LVDS, dans la mégafunction ALTPLL associée au récepteur LVDS, vous devez activer l’utilisation de ces paramètres d’horloge pour l’option DPA (pour l’option de type PLL droit gauche uniquement) sur la page des horloges de sortie du plug-in ALTPLL MegaWizard™. Cette option est désactivée et ne peut pas être sélectionnée lors de l’exécution des versions 10.0 SP1 et antérieures du logiciel Quartus II et d’un périphérique GX Arria® II.

Un correctif est disponible pour résoudre ce problème avec la version 10.0 SP1 du logiciel Quartus II. Téléchargez et installez le correctif 1.119 à partir du lien approprié ci-dessous. Ce correctif active l’option du paramètre d’horloge DPA dans le MegaWizard ALTPLL.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

Produits associés

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FPGA Arria® II GX

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