Cette erreur se produit lors de la génération d’un banc d’essai pour la conception de référence PCI Express® fournie avec AN456 dans les périphériques Arria® V ou Cyclone® V. Cette erreur est due au fait que le module Status Output Bridge ne dispose pas d’un modèle de simulation approprié.
Qsys signalera l’erreur suivante si vous générez le banc d’essai avec ces paramètres :
- Créer un système Qsys de banc d’essai : Standard, BFMs pour les interfaces Avalon standard
- Créer un modèle de simulation : Verilog
Erreur : pcie_av_hip_de_hip_status_0: wrong # args: devrait être « proc_quartus_synth nom »
lors de l’exécution
« proc_quartus_synth »
(procédure « proc_sim_verilog » ligne 2)
Invoqué de l’intérieur
« proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge »
Info: pcie_av_hip_de_hip_status_0: « top » instancié altera_pcie_av_hip_de_hip_status « pcie_av_hip_de_hip_status_0 »
Erreur : génération arrêtée, il reste 3 modules ou plus
Info: top: Done top » avec 7 modules, 89 fichiers, 3559773 octets
Erreur : ip-generate a échoué avec le code de sortie 1 : 2 erreurs, 8 avertissements
Pour la simulation, supprimez le module d’état de la conception ou utilisez un autre exemple de conception disponible dans votre répertoire d’installation Quartus® II.
<votre répertoire d’installation>\ip\altera\altera_pcie\...