Descriptif
Altera
® recommande que les affectations du registre des cellules d’E/S soient effectuées dans le Quartus
™ Logiciel. Cependant, vous pouvez également mettre en œuvre ces affectations dans Synplify à l’aide de la
syn_useioff attributs au niveau mondial ou local.
Vous pouvez définir cela globalement en paramétrant syn_useioff=1 au niveau supérieur, directement dans le code source, à l’aide de l’outil de paramètres Synplify SCOPE, ou directement dans le fichier de contraintes.
| Tableau 1. Paramètres syn_useioff=1 dans le monde |
| Langage de programmation | Syntaxe |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| Fichier de contrainte | define_global_attribute syn_useioff 1 |
| Tableau 2. Paramètre syn_useioff=1 localement |
| Langage de programmation | Syntaxe |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| Fichier de contrainte | define_attirbute {p:q[3:0]} syn_useioff 1 |