ID de l'article: 000085210 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi reçois-je une erreur sur le kit de développement Stratix III FPGA lorsque j’essaie d’utiliser la fonctionnalité De sécurité de la conception ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Il est possible que vous voyiez le voyant rouge « erreur » enluminant et que le « CFG_DONE » ne s’allume pas sur le kit de développement FPGA Stratix® III lorsque vous essayez d’utiliser la fonction de sécurité de la conception, car lorsque vous utilisez la sécurité de la conception, il existe un paramètre de broche MSEL0 différent. Sur cette carte particulière, il y a le cavalier J13 pour MSEL0 qui devra rester ouvert afin que le MSEL0 puisse être retiré sur VCC. Comme le schéma de configuration de cette carte lors de l’utilisation de La sécurité de la conception est un parallèle passif rapide (FPP) utilisant un périphérique MAX® II et un flash de 512 Mo, vous aurez besoin d’un paramètre de broche MSEL[2:0] de 001. Si vous n’utilisez pas Design Security, les broches MSEL[2:0] seront réglées sur 000.

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