ID de l'article: 000085161 Type de contenu: Dépannage Dernière révision: 12/10/2011

Toute PLL centrale supérieure ou inférieure des périphériques Stratix V ES qui fait alimenter son horloge de référence par un réseau d’horloge ne doit pas être alimentée avec une horloge plus rapide que 400 MHz

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Toute PLL centrale supérieure ou inférieure de Stratix périphériques V ES qui son horloge de référence ne doit pas être alimentée par un réseau d’horloge une horloge plus rapide que 400 MHz.

Résolution

Si possible, alimentez directement l’horloge de référence à partir d’une broche ou placez manuellement le PLL sur le côté gauche ou droit.

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FPGA Stratix® V

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