Dans les versions 6.1 et 7.0 du logiciel Quartus® II, vous ne pouvez pas configurer le gestionnaire de plug-in Plug-in Manager ALT2GXB Megawiz®ard en mode BASIC (avec largeur de bloc de deserializer réglée sur une double largeur) à des débits de données dans la plage de données de 2,5 Gbit/s-3,125 Gbit/s et 3 Gbit/s-3,125 Gbit/s pour la configuration1 et la configuration2 indiquée ci-dessous.
configuration1 : une interface PLD largeur=16, 8B/10B et un matcheur de débit sont utilisés.
configuration2 : largeur de l’interface PLD =16, pas de 8b/10b, pas de correspondance de débit et pas de bloc de commande d’octet.
La raison de cette restriction de taux de données est que dans la version 6.1, le Megawizard ALT2GXB permet un débit de données maximal de 5 Gbit/s et 4 Gbit/s pour la configuration 1 et la configuration 2 respectivement. Lorsque vous utilisez l’option « /2 » dans le « facteur de division des taux de données » (dans l’écran « général » de l’alt2GXB Megawizard), vous pouvez atteindre un taux de données effectif allant jusqu’à 2,5 Gbit/s pour la configuration1 et 2 Gbit/s pour configuration2.
Cette restriction est corrigée à partir de la version 7.1 du logiciel Quartus II.
Par conséquent, pour exécuter un débit de données de l’émetteur-récepteur allant jusqu’à 3,125 Gbit/s dans les configurations mentionnées ci-dessus, utilisez le Megawizard avec la fréquence de données autorisée, puis modifiez manuellement les paramètres suivants dans les fichiers de sortie .v/vhd générés par le mégawizard ALT2GXB.
cmu_pll_inclock_period
rx_cru_inclock_period
rx_data_rate
tx_data_rate
L’exemple suivant montre la modification nécessaire pour obtenir le taux de données effectif de 3 Gbit/s pour configuration1, pour un fichier verilog généré par le Megawizard ALT2GXB.
Étape1 : configurez le mégawizard ALT2GXB dans la configuration1. Définissez la fréquence d’entrée de l’horloge de référence à 125 MHz. Définissez la vitesse de données sur 5 Gbit/s. Définissez le « facteur de division du taux de données » sur 2. Selon ce paramètre, l’émetteur-récepteur fonctionne à 2,5 Gbit/s.
Le .v généré possède les valeurs de paramètre suivantes.
alt2gxb_component.cmu_pll_inclock_period = 8000
alt2gxb_component.rx_cru_inclock_period =8000
alt2gxb_component.rx_data_rate = 5000
alt2gxb.component.tx_data_rate =5000
Étape 2 : Modifiez le fichier .v ci-dessus. Vous avez utilisé 125 MHz (5 Gbit/s =125*40) à l’étape 1. Pour obtenir le taux de données maximal de 6 Gbit/s, vous devez changer la fréquence d’horloge de référence d’entrée pour la porter à 150 MHz (150*40 = 6 Gbit/s). Comme vous avez utilisé le « facteur de division des taux de données » de 2 à l’étape 1, vous obtenez le taux de données effectif de 3 Gbit/s. Vous trouverez ci-dessous les modifications nécessaires dans le fichier .v.
alt2gxb_component.cmu_pll_inclock_period = 6667
alt2gxb_component.rx_cru_inclock_period =6667
alt2gxb_component.rx_data_rate = 6 000
alt2gxb.component.tx_data_rate =6000
--Pour la simulation de RTL verilog fonctionnel dans les outils tiers, modifiez les paramètres suivants dans le fichier .vo.
nliOl.inclk1_period
nliOl.inclk2_period
nlilO.cruclk0_period
nlilO.cruclk1_period
nlilO.cruclk2_period
Dans cet exemple, changez la valeur des paramètres ci-dessus en 6667 (pour refléter l’horloge de référence d’entrée de 150 MHz).
